CY7C1411KV18-250BZXC SRAM - IC ความจํา QDR II สมอง 36Mbit คู่เคียง 250 MHz ICS
CY7C1411KV18-250BZXC
,CY7C1411KV18-250BZXC เครื่องจํา IC
,SRAM - ซินครอน QDR II แมมรี่ IC
CY7C1411KV18-250BZXC SRAM - ห้องความจํา QDR II สมอง 36Mbit
ICS 250 MHz
| อินฟินิโอเนียม | |
| ประเภทสินค้า: | SRAM |
| RoHS: | รายละเอียด |
| 36 Mbit | |
| 4 M x 8 | |
| 450 PS | |
| 250 MHz | |
| คู่เคียง | |
| 1.9 V | |
| 1.7 V | |
| 460 mA | |
| 0 C | |
| + 70 C | |
| SMD/SMT | |
| FBGA-165 | |
| ตะกร้า | |
| ยี่ห้อ: | อินฟินิออน เทคโนโลยี |
| ประเภทความจํา: | อัตราการลุกลุก |
| อ่อนไหวต่อความชื้น: | ใช่ |
| ประเภทสินค้า: | SRAM |
| ซีรี่ย์: | CY7C1411KV18 |
| หมวดย่อย: | ความจําและการเก็บข้อมูล |
| ประเภท | ซินครอน |
คําอธิบาย
CY7C1411KV18, CY7C1426KV18, CY7C1413KV18, และCY7C1415KV18 เป็น 1.8 วอลต์
SRAMs ท่อติดตั้ง พร้อมโครงสร้าง QDR II โครงสร้าง QDR II ประกอบด้วยสองท่าแยกกัน:
สายพานอ่านและสายพานเขียน เพื่อเข้าถึงเมมรี่แอรรี่ สายพานอ่านมีการออกข้อมูลที่มอบหมาย
เพื่อรองรับการอ่านและการเขียน Port มี datainputs ที่มอบหมายเพื่อรองรับการเขียน
อาร์คิทคอร QDR II มีการแยกข้อมูลเข้าและข้อมูลออก เพื่อกําจัดความจําเป็น
ผันรอบ รถบัสข้อมูลที่มีอยู่กับอุปกรณ์ I/Oทั่วไป
สายที่อยู่สําหรับอ่านและเขียนที่อยู่ถูกติดตั้งบนขอบที่เพิ่มขึ้น
การเข้าถึง QDR II การอ่านและการเขียนพอร์ตเป็นอิสระจากกันและกัน
เพื่อให้การผ่านข้อมูลสูงสุด ทั้งการอ่านและการเขียนพอร์ต
location isassociated with four 8-bit words (CY7C1411KV18), 9-bit words ((CY7C1426KV18), 18-bit words สถานที่ที่เกี่ยวข้องกับ 4 คํา 8 บิต (CY7C1411KV18), คํา 9 บิต ((CY7C1426KV18), คํา 18 บิต
(CY7C1413KV18) หรือคํา 36 บิต (CY7C1415KV18) ที่ระเบิดเข้าหรือออกจากอุปกรณ์เป็นลําดับ
เนื่องจากข้อมูลสามารถโอนเข้าและออกจากอุปกรณ์ได้ทุกขอบขึ้นของนาฬิกาเข้าทั้งสอง
(K และ K และ Cand C) ความกว้างแบนด์บานด์ของความจําจะสูงสุดในขณะที่ปรับปรุงการออกแบบระบบโดยการกําจัด
bus ¥turnarounds. การขยายความลึกสามารถทําได้ด้วยการเลือกท่าเรือ ซึ่งทําให้ทุกท่าเรือสามารถทํางานได้
โดยอิสระ ทุกสัญลักษณ์เข้าผ่านระบบบันทึกเข้าที่ควบคุมโดยนาฬิกาเข้า K หรือ K
การออกข้อมูลทั้งหมดผ่านระบบลงเติมที่ควบคุมโดย C หรือ C (หรือ K หรือ K ในเขตนาฬิกาเดียว)
นาฬิกาเข้า การเขียนจะดําเนินการด้วยวงจรการเขียนที่ติดต่อกับชิป
ลักษณะ
■ การแยกแยกจุดอ่านและเขียนข้อมูลที่อิสระ
✅ รองรับการเทรนเน็ตพร้อมกัน
■ 333 MHz คล็อคสําหรับความกว้างแบนด์เบดสูง
■ การใช้คําสี่คําเพื่อลดความถี่ของบัสที่อยู่
■ อินเตอร์เฟซอัตราการส่งข้อมูลแบบสองแบบ (DDR) ทั้งในพอร์ตอ่านและเขียน ((ข้อมูลโอนที่ 666 MHz) ที่ 333 MHz
■ นาฬิกาเข้าสองตัว (K และ K) สําหรับการกําหนดเวลา DDR ที่แม่นยํา
✅ SRAM ใช้ขอบขึ้นเท่านั้น
■ นาฬิกาเข้าสองตัวสําหรับข้อมูลการออก (C และ C) เพื่อลดความไม่ตรงกันของเวลาและเวลาบินให้น้อยที่สุด
■ นาฬิกา Echo (CQ และ CQ) ทําให้การเก็บข้อมูลในระบบความเร็วสูงง่ายขึ้น
■ บัสเข้าที่อยู่ multiplexed เดี่ยว กล่องเข้าที่อยู่สําหรับการอ่านและเขียน
■ เลือกท่าเรือแยกสําหรับการขยายความลึก
■ การเขียนแบบซินโครโนมส์
■ QDR® II ทํางานด้วยความช้าในการอ่าน 1.5 จักรยานเมื่อ DOFF
■ ใช้งานคล้ายกับ QDR I เครื่องด้วย 1 จักรยานอ่านความช้าเมื่อ DOFF กล่าวว่า LOW
■ มีให้เลือกในรูปแบบ × 8, × 9, × 18 และ × 36
■ ความสอดคล้องของข้อมูลอย่างสมบูรณ์แบบ
■ Core VDD = 1.8 V (±0.1 V); I/O VDDQ = 1.4 V ถึง VDD 支持 1.5 V และ 1.8 V I/O
■ มีในพัสดุ FBGA ขนาด 165 ลูก (13 × 15 × 1.4 มม.)
■ นําเสนอทั้งในพัสดุไร้ Pb และไม่ไร้ Pb
■ ปั๊มปั๊มออก HSTL ขับเปลี่ยน
■ JTAG 1149.1 ทดสอบที่สอดคล้อง
■ วงจรล็อคเฟส (PLL) สําหรับการจัดตั้งข้อมูลที่แม่นยํา
