CY7C1360S-166AXC SRAM 9Mb 166Mhz 256K x 36 วงจรบูรณาการ SRAM แบบท่อ IC
CY7C1360S-166AXC SRAM 9Mb 166Mhz 256K x 36 ไพป์ไลน์ SRAM
| ซิปเปรส | |
| ประเภทสินค้า: | SRAM |
| RoHS: | รายละเอียด |
| 9 Mbit | |
| 256 k x 36 | |
| 3.5 ns | |
| 166 MHz | |
| คู่เคียง | |
| 3.6 V | |
| 3.135 วอลต์ | |
| 0 C | |
| + 70 C | |
| SMD/SMT | |
| LQFP-100 | |
| ตะกร้า | |
| ยี่ห้อ: | ซิปเปรส |
| ประเภทความจํา: | SDR |
| อ่อนไหวต่อความชื้น: | ใช่ |
| ประเภทสินค้า: | SRAM |
| ซีรี่ย์: | CY7C1360S |
| หมวดย่อย: | ความจําและการเก็บข้อมูล |
คําอธิบายทางการทํางาน
CY7C1360C/CY7C1362C SRAM รวมเซลล์ SRAM ขนาด 262,144 x 36 และ 524,288 x 18
วงจรล้อมล้อมร่วมและตัวนับสองบิตสําหรับการทํางานในภายใน
มีประตูโดยทะเบียนที่ควบคุมโดย Clock Input (CLK) ที่กระตุ้นขอบบวก
รวมทุกที่อยู่, ทุกข้อมูล input, ที่อยู่- pipelining ชิป Enable (CE1), ความลึกการขยาย ชิป Enables
(CE2และ CE3), การเข้าการควบคุมการระเบิด (ADSC, ADSP, และ ADV), เขียน Enables (BWX, และ BWE), และ Global
เขียน (GW) อินทุ้นที่ไม่สมองรวม Output Enable (OE) และ pin ZZ
ที่อยู่และชิปเปิดการจดทะเบียนที่ขอบขึ้นของนาฬิกาเมื่อใดก็ตามที่อยู่ Strobe Processor
(ADSP) ของที่อยู่ Strobe Controller (ADSC) เป็นที่ทํางานที่อยู่เรื่อย ๆ
ผลิตตามที่ควบคุมโดยพินอัลบานซ์ (ADV)
ที่อยู่, การใส่ข้อมูล, และการควบคุมการเขียนถูกจดทะเบียนบนชิปเพื่อเริ่มต้นวงจรการเขียนที่กําหนดเวลาเอง. ส่วนนี้
รองรับการทํางาน Byte Write (ดู Pin Descriptions และ Truth Table สําหรับรายละเอียดเพิ่มเติม)
จะมีความกว้างหนึ่งถึงสองหรือสี่ไบท์ ตามที่ควบคุมโดย Byte Write input การควบคุม
บายท์ทั้งหมดที่จะถูกเขียน
CY7C1360B / CY7C1362B ทํางานจาก + 3.3V แหล่งพลังงานแกนในขณะที่การตัดทั้งหมดสามารถทํางานกับ
หรือ +2.5 หรือ +3.3 วอลต์ การเข้าและการออกทั้งหมดเป็น JEDEC-มาตรฐาน JESD8-5-สอดคล้อง
ลักษณะ
• รองรับการใช้งานรถเมล์สูงสุด 250 MHz
• ระดับความเร็วที่มีอยู่คือ 250, 200 และ 166 MHz
• ลงทะเบียน input และ outputs สําหรับการดําเนินงาน pipeline
• 3.3V แหล่งพลังงานแกน
• การทํางาน I/O 2.5V/3.3V
• เวลาในการออกเสียงที่เร็ว
✅ 2.8 ns (สําหรับอุปกรณ์ 250 MHz)
✅ 3.0 ns (สําหรับอุปกรณ์ 200-MHz)
✅ 3.5 ns (สําหรับอุปกรณ์ 166-MHz)
• ให้อัตราการเข้าถึง 3-1-1-1 ที่มีประสิทธิภาพสูง
• ตัวนับการระเบิดที่สามารถเลือกโดยผู้ใช้งานได้ รองรับ Intel® Pentium® ผสมผสานหรือลําดับการระเบิดเชิงเส้น
• แยกตัวประกอบการและตัวควบคุม
• การเขียนแบบพร้อมกัน
•เปิดการออกแบบไม่สมอง
• เลิกเลือกชิปรอบเดียว
• มีให้บริการในแบบ TQFP 100 ปิน, 119 บอล BGA และ 165 บอล fBGA
• TQFP มีให้เลือกด้วย 3-chip Enable และ 2-chip Enable
• IEEE 1149.1 JTAG-Compatible Boundary Scan การสแกนขอบเขต
• ช่องเลือกโหมดหลับ
