EP2S30F672I5N การปรับปรุงระบบ (EPC) อุปกรณ์วงจรบูรณาการ ICs
ประเภท:
วงจรรวม ICS
ราคา:
Email us for details
วิธีการชำระเงิน:
เพย์พาล, TT, เวสเทิร์นยูเนี่ยน
รายละเอียด
รหัสวันที่:
รหัสใหม่ล่าสุด
จัดส่งโดย:
ดีเอชแอล/ยูพีเอส/เฟดเอ็กซ์
สภาพ:
ใหม่*เดิม
การรับประกัน:
365 วัน
ไร้สารตะกั่ว:
เป็นไปตาม RoHS
เวลานำ:
จัดส่งทันที
แพ็คเกจ:
FBGA672
สไตล์การติดตั้ง:
เอสเอ็มดี/SMT
คําแนะนํา
EP2S30F672I5N การปรับปรุงระบบ (EPC) อุปกรณ์วงจรบูรณาการ ICs
| อัลเตร่า | |
| ประเภทสินค้า: | อุปกรณ์การปรับปรุงที่พัฒนา |
| RoHS: | รายละเอียด |
| SMD/SMT | |
| FBGA672 | |
| ยี่ห้อ: | เครื่องมือเท็กซัส |
| สินค้า: | อุปกรณ์การปรับปรุงที่พัฒนา |
| ประเภทสินค้า: | อุปกรณ์การปรับปรุงที่พัฒนา |
| หมวดย่อย: | PMIC - IC การจัดการพลังงาน |
| ประเภท | อุปกรณ์การปรับปรุงที่พัฒนา |
| น้ําหนักหน่วย: | 0.001270 oz |
คุณสมบัติ อุปกรณ์ EPC มีคุณสมบัติดังต่อไปนี้
■ โซลูชั่นแบบชิปเดียวสําหรับ Altera ACEX 1K, APEX 20K (รวม APEX 20K, APEX 20KC
และ APEX 20KE), APEX II, Arria ราคา GX, Cyclone ราคา Cyclone II, FLEX ราคา 10K (รวม FLEX 10KE และ FLEX 10KA),
เครื่อง Mercury,Stratix II และ Stratix II GX
■ มีฟลัชเมมรี่ขนาด 4, 8 และ 16 MB สําหรับการเก็บข้อมูลการตั้งค่า
■ ลักษณะการลดความอัดอัดในชิป เกือบสองเท่าของความหนาแน่นการตั้งค่าประสิทธิภาพ
เครื่องควบคุม die ประกอบเป็นชิปแพคเกจเดียวที่ค้อน
■ อินเตอร์เฟซฟลัชภายนอกรองรับการเขียนโปรแกรมปานกลางของฟลัชและการเข้าถึงโปรเซสเซอร์ภายนอก
ส่วนของความจํา
■ ความสามารถในการป้องกันแบล็อกความทรงจํา Flash หรือภาค โดยใช้อินเตอร์เฟซ flash ภายนอก
■ รองรับในอุปกรณ์ EPC4 และ EPC16
■ การสนับสนุนโหมดหน้าสําหรับการตั้งค่าใหม่ทางไกลและทางท้องถิ่น
■ รองรับระบบการปรับปรุงระยะไกลแบบ Stratix
Fast passive parallel (FPP) ด้วยการออกข้อมูล 8 บิตต่อวงจร DCLK
■ รองรับการตั้งค่าร่วมกัน n-bit จริง (n = 1, 2, 4 และ 8) ของ Altera FPGA
ระยะเวลาการตั้งค่าใหม่ (POR) ของการเปิดไฟที่สามารถเลือกได้ 2 ms หรือ 100 ms
■ นาฬิกาการตั้งค่ารองรับแหล่งข้อมูลที่สามารถเขียนโปรแกรมได้ และการสังเคราะห์ความถี่
■ การสนับสนุนแหล่งเวลาหลายแบบ (ออสซิลเลาเตอร์ภายในและปินการใส่เวลาภายนอก)
■ แหล่งนาฬิกาภายนอกที่มีความถี่ถึง 100 MHz ■ ออสซิลเลเตอร์ภายในตั้งค่าเป็น 10 MHz และคุณสามารถ
โปรแกรมเครื่องหมุนภายในให้ใช้กับความถี่สูงกว่า 33, 50 และ 66 MHz
■ การสังเคราะห์นาฬิกาสนับสนุนโดยใช้เครื่องนับการแบ่งที่สามารถเขียนโปรแกรมได้
■ มีในพัสดุพลาสติก 100 ปินแบบ quad flat pack (PQFP) และพัสดุ UltraFineLine BGA (UFBGA) 88 ปิน
■ การย้ายทางตั้งระหว่างอุปกรณ์ทั้งหมดที่สนับสนุนในแพคเกจ PQFP 100 ปิน
■ ความดันไฟฟ้า 3.3 V (แกนและ I/O)
■ ฮาร์ดแวร์ที่สอดคล้องกับ IEEE Std. 1532 ระบบในระบบโปรแกรม (ISP) รายละเอียด
โดยใช้ Jam ภาษาทดสอบและการเขียนโปรแกรมมาตรฐาน (STAPL
■ รองรับการสแกนขอบเขต JTAG
■ ปิน nINIT_CONF ทําให้คําสั่ง JTAG ส่วนตัวเริ่มต้นการตั้งค่า FPGA
■ การต่อต้านการดึงตัวภายในบน pin nINIT_CONF เสมอเปิด
■ ตัวต่อต้านการดึงตัวภายในที่อ่อนแอที่สามารถเขียนโปรแกรมได้บน nCS และ OE pin
■ พัดลมลดความอ่อนแอภายในที่อยู่และสายควบคุมอินเตอร์เฟซไฟล์ภายนอก
■ รีวิวการรอพร้อมกับการใช้พลังงานที่ลดลง
ส่ง RFQ
สต็อค:
MOQ:
1pcs
