GS8320Z36AGT-200 SRAM 2.5 หรือ 3.3V 1M x 36 36M ICวงจรบูรณาการ
ประเภท:
วงจรรวม ICS
ราคา:
Email us for details
วิธีการชำระเงิน:
เพย์พาล, TT, เวสเทิร์นยูเนี่ยน
รายละเอียด
รหัสวันที่:
รหัสใหม่ล่าสุด
จัดส่งโดย:
ดีเอชแอล/ยูพีเอส/เฟดเอ็กซ์
สภาพ:
ใหม่*เดิม
การรับประกัน:
365 วัน
ไร้สารตะกั่ว:
เป็นไปตาม RoHS
เวลานำ:
จัดส่งทันที
แพ็คเกจ:
BGA-165
สไตล์การติดตั้ง:
เอสเอ็มดี/SMT
คําแนะนํา
GS8320Z36AGT-200 SRAM 2.5 หรือ 3.3V 1M x 36 36M
| เทคโนโลยี GSI | |
| ประเภทสินค้า: | SRAM |
| RoHS: | รายละเอียด |
| 36 Mbit | |
| 1 M x 36 | |
| 6.5 ns | |
| 200 MHz | |
| คู่เคียง | |
| 3.6 V | |
| 2.3 V | |
| 205 mA, 240 mA | |
| 0 C | |
| + 70 C | |
| SMD/SMT | |
| TQFP-100 | |
| ตะกร้า | |
| ยี่ห้อ: | เทคโนโลยี GSI |
| ประเภทความจํา: | SDR |
| อ่อนไหวต่อความชื้น: | ใช่ |
| ประเภทสินค้า: | SRAM |
| ซีรี่ย์: | GS8320Z36AGT |
| 18 | |
| หมวดย่อย: | ความจําและการเก็บข้อมูล |
| ชื่อทางการค้า: | NBT SRAM |
| ประเภท | ท่อ NBT/การไหลผ่าน |
T
GS8320Z36AGT เป็น SRAM Static Synchronous ขนาด 36Mbit
pipelined อ่าน / เขียนช้าสองครั้งหรือไหลผ่าน SRAMs อ่าน / เขียนช้าครั้งเดียว, ยอมให้การใช้งานความกว้างของแบนด์บัสทั้งหมด
โดยกําจัดความจําเป็นในการใส่วงจร deselect เมื่ออุปกรณ์ถูกเปลี่ยนจากอ่านไปเขียนวงจร
อุปกรณ์ร่วม, ที่อยู่, ข้อมูล input, และ input การควบคุมอ่าน / เขียนถูกจับบนขอบขึ้นของนาฬิกา input.
การควบคุมลําดับการระเบิด (LBO) ต้องถูกผูกกับสายไฟฟ้าเพื่อการทํางานอย่างถูกต้อง
enable (ZZ) และ Output Enable. Output Enable สามารถใช้ในการยกเว้นการควบคุมร่วมของไดรเวอร์ผลิตและ
ปิดไดรเวอร์ผลิตของ RAM ในเวลาใดก็ตาม. จักรยานเขียนเป็นภายใน self-timed และเริ่มต้นโดยขอบขึ้นของ
การเข้า clock คุณลักษณะนี้กําจัดการกําเนิดปริมาณการเขียนที่ซับซ้อนจากชิปที่ต้องการโดย SRAMs ที่ไม่สมองกันและยืดหยุ่น
การกําหนดเวลาสัญญาณเข้า GS8320Z36AGT สามารถตั้งค่าโดยผู้ใช้ในการทํางานในรูปแบบ Pipeline หรือ Flow Through
การทํางานเป็นอุปกรณ์ร่วม pipelined, หมายถึงว่านอกจากขอบขึ้นกระตุ้นบันทึกที่จับ input
สําหรับวงจรการอ่าน ข้อมูลการออกของ SRAM ในท่อ
ที่ถูกเก็บโดยทะเบียนการออกที่กระตุ้นขอบในช่วงวงจรการเข้า และต่อมาปล่อยให้ผู้ขับออกที่ขึ้นต่อไป
GS8320Z36AGT ได้รับการนําไปใช้กับเทคโนโลยี CMOS ที่มีประสิทธิภาพสูงของ GSI
JEDEC แพ็คเกจ TQFP มาตรฐาน 100 ปิน
ลักษณะสําคัญ
- การทํางาน NBT (No Bus Turn Around) ทําให้การใช้งานบัสอ่าน-เขียน-อ่านไม่มีการรอ; รองรับ Pin อย่างเต็มที่กับทั้ง
- ผ่านท่อและไหลผ่าน NtRAMTM, NoBLTM และ ZBTTM SRAMs
- 2.5 V หรือ 3.3 V +10%/ ₹10% ไฟฟ้าแกน
- 2.5 V หรือ 3.3 V ไฟ I/O
- ระบบ Pipeline และ Flow Through ที่สามารถตั้งค่าโดยผู้ใช้ได้
- ปิน LBO สําหรับโหมดการระเบิดแบบเส้นตรงหรือ Interleave Burst
- พินที่เข้ากันได้กับอุปกรณ์ 2Mb, 4Mb, 8Mb และ 16Mb
- การเขียนไบท์ (Bytes 9 บิต)
- 3 ชิปเปิดสัญญาณเพื่อการขยายความลึกง่าย
- ZZ Pin สําหรับการปิดพลังงานอัตโนมัติ
- มีแพคเกจ TQFP ที่มีความจํากัดกับ RoHS
ส่ง RFQ
สต็อค:
MOQ:
1pcs
